outlets是什么意思_满足高效/低成本需求 Chiplets市场蓄势待发

面对日益增长的对人工智能高速计算的需求，以及先进工艺和成本急剧增加的挑战，半导体工厂已经开始寻求更高效和更低成本的芯片制造方法，小芯片就是其中之一。

人工智能(AI)、汽车联网、5G等应用层出不穷，都必须使用高速运算、高速传输、低延迟、低能耗的先进功能芯片。为此，晶圆代工和封装行业除了不断向先进制造工艺(5纳米和3纳米)迈进之外，还开始开发新一代制造技术，以突破摩尔定律的瓶颈。小芯片可以实现更小、更紧凑的计算系统结构，这引起了人们的广泛关注。许多半导体工厂相继投资，相关产品也相继出现。

高效率/低成本是小芯片崛起的关键。

Cadence(图1)产品营销总监孙子军表示，人工智能和5G的迅速崛起以及相关应用的出现已经成为半导体行业未来增长的重要驱动力。这些应用需要具有高速操作、高速传输、低延迟和低能耗的高级功能芯片。然而，工艺小型化技术变得越来越困难。例如，为了应对各种人工智能应用，芯片需要更高的计算效率，这使得处理器内核数量、内存容量匹配以及输入输出数量迅速增加。要集成的组件数量正在增加。即使使用先进的工艺，进一步减小芯片尺寸仍然非常困难。

孙子军进一步解释说，即使在成功小型化后，仍有许多因素需要考虑，如功耗、散热等。小型化意味着所有种类的组件都集成在一起。如何有效地散发计算过程中产生的热量是一个关键，因为热量会影响部件的电气性能。此外，为了实现更好的计算效率，这也意味着功耗越大换句话说，芯片的小型化应该有多个因素，如效率、体积、低功耗、散热等。在这么小的空间里完成这么多(或更多)事情是非常困难的。如果我们从知识产权的角度考虑，集成各种知识产权(如内存知识产权、微控制器知识产权、模拟线路知识产权等)也需要很长时间。)，然后进行各种组合测试和验证。因此，芯片小型化过程可以说既精确又复杂，这也使得制造成本更加昂贵。

孙子君指出，所有公司都在追求利润，如何降低成本是最基本的考虑。随着芯片小型化变得越来越复杂，成本越来越高，公司也将开始考虑是否所有的芯片都需要小型化。毕竟，不是所有的公司都有能力投资，也不是所有的应用程序都需要非常高的计算效率。因此，集成电路设计行业、晶圆代工行业和封装行业已经转向开发除芯片小型化之外的工艺技术，并且小芯片的概念和方法也开始受到关注。国际产科研究所、

的杨启新补充说，电子终端产品正朝着高集成度的方向发展，对高性能芯片的需求持续增长。然而，随着摩尔定律逐渐放缓，在不断提高产品性能的过程中，如果为了集成新的功能芯片模块而增加芯片面积，那么在先进制造工艺中，大芯片的成本将会增加，并且会面临成品率低的问题。然而，与SoC芯片不同，将大规模多核设计分配给更小的小芯片设计可以更好地满足当今的高性能计算处理器。该柔性设计方法可以将芯片功能分散到由不同工艺技术生产的单个小芯片中，从而提高设计的灵活性、更好的成品率和节约成本的优点。

换句话说，高性能芯片是使用最先进的工艺制造的，而其他芯片是使用经济高效的工艺制造的(例如，输入/输出芯片、存储芯片)最初在同一个片上系统中设计的芯片被分成许多不同的小芯片，这些小芯片被单独制造，然后被封装或组装。因此，分裂的芯片被称为小芯片。

总之，小芯片有三大好处首先，采用7纳米、5纳米甚至3纳米的先进工艺设计片上系统是非常昂贵的，特别是模拟电路和输入输出等。越来越难以用工艺技术缩小。然而，这一挑战可以通过小芯片来克服，小芯片将电路分成独立的小芯片，加强它们的功能、加工技术和尺寸，并最终将它们集成在一起。此外，现有成熟芯片可用于降低基于小芯片的开发和验证成本。

，则小芯片可以满足更小、更具成本意识的产品的需求。如前所述，先进工艺系统芯片价格昂贵。对许多制造商来说，他们的公司规模和产品销量不足以支撑先进工艺的成本。因此，小芯片已经成为一种实用而有吸引力的方式。

至于第三个好处，与采用先进的工艺和从头开发SoC相比，小芯片可以加快上市时间，尽快推出产品，这意味着它可以尽早占领市场，提高其潜在收入和竞争优势。

孙子君补充道，当然，除此之外，小芯片还具有知识产权复用、设计灵活、低成本定制等特点。尤其是像蓝牙和无线网络这样的IP复用技术，现在已经成熟和完善。如果这些知识产权采用先进的制造工艺，必须重新开放知识产权，用5纳米和3纳米知识产权替换，然后再次支付知识产权许可费，再次支付晶圆代工费，并增加后续验证和印刷电路板测试。这需要太多的时间和成本。因此，小芯片的出现在知识产权复用中发挥了巨大的作用。

半导体行业加快小芯片产品的步伐

显然，在只有少数晶圆代工厂商和集成电路厂商能够开发工艺小型化技术的情况下，异构集成设计架构系统(HI DAS)已经成为集成电路芯片的创新动力。小芯片利用了这种情况，成为半导体行业的热门话题。集成电路设计师、知识产权供应商、晶圆厂等。也开始加快产品布局。

英特尔/AMD产品与

英特尔(英特尔)最近宣布，英特尔Stratix 10 GX 10M FPGA采用小芯片设计(图2)，以实现更高的组件密度和容量该产品基于现有的英特尔Stratix 10 FPGA架构和英特尔先进的嵌入式多芯片互连桥接(EMIB)技术而设计。EMIB技术用于融合两个高密度英特尔Stratix 10 GX现场可编程门阵列核心逻辑芯片(每个芯片具有510万逻辑单元的容量)和相应的输入/输出单元。图

:英特尔最近发布的Stratix 10 GX 10M FPGA拥有1020万个逻辑单元，锁定了ASIC原型设计和仿真市场

过去，英特尔使用EMIB技术将输入/输出和存储单元连接到现场可编程门阵列构建芯片。例如，Stratix 10 MX设备集成了8GB或16GB的EMIB连接的3D堆叠HBM2静态随机存取存储器单元，而Stratix 10 DX最近发布的产品集成了EMIB连接的P-tiles并具有PCIe 4.0兼容能力

英特尔指出，用于制造Stratix 10 GX 10M现场可编程门阵列的半导体和封装技术不仅是为了制造世界上最大的现场可编程门阵列，更重要的是，这些技术使英特尔能够通过集成不同的半导体芯片，包括现场可编程门阵列、专用集成电路、集成电路结构专用集成电路、输入/输出单元、三维堆叠存储单元和光子元件等，将几乎任何类型的器件集成到封装系统(SiP)中。

至于AMD，其第二代EPYC系列处理器也使用小芯片概念(图3)该产品在每个片上可提供多达64个“Zen 2”内核，这与第一代芯片将内存和输入/输出集成到14纳米中央处理器的方法不同。在第二代中，输入输出和内存被分离成一个芯片，7纳米的中央处理器被切割成8个芯片进行组合，简而言之，4个芯片的片上系统组合变成了9个芯片的片上系统组合

图AMD第二代EPYC系列处理器为许多工作负载提供更高的性能和显著更低的总拥有成本

，这种设计使第二代EPYC系列处理器能够将服务器工作负载中每个内核的每时钟可执行指令(IPC)增加多达23%，将L3缓存增加多达4倍。它还具有更高的输入/输出数量和内存带宽，包括PCIe 4.0

此外，该产品还具有更高的领先安全功能，如基于芯片的嵌入式安全子系统和安全内存加密(SME)，以及高级安全功能，如安全加密虚拟化(sev)，提供“增强核心”功能来帮助客户保护最重要的资产和数据

谷歌宣布在其内部基础设施生产数据中心环境中部署AMD的第二代EPYC处理器，并将在2019年底之前在谷歌的云计算引擎上支持一台新的通用机器，该机器采用AMD的第二代EPYC处理器。推特还宣布将在数据中心基础设施上部署AMD的第二代EPYC处理器，这将使总拥有成本降低25%

Arm/ TSMC联合部署芯片

另一方面，Arm和TSMC联合发布了业界首款7纳米小芯片系统，该系统采用TSMC先进的CoWoS封装解决方案，并通过芯片验证，内置Arm多核处理器

这款概念验证的小芯片系统成功展示了构建高性能片上系统(SoC)的关键技术，支持7纳米鳍场效应晶体管工艺和4GHz Arm内核。同时，还向系统单芯片设计者展示了内置的4千兆赫工作时钟的双向交叉核网互连功能，以及台湾产品公司CoWoS转接板上的小芯片通过8千兆位速度互连的设计方法。

此小芯片系统构建在CoWoS内插器上，由两个7纳米的小芯片组成。每个小芯片由四个Arm Cortex-A72处理器和一个内置的跨内核网状互连总线组成。小芯片互连的功耗优势为0.56 pJ/位，带宽密度为1.6Tb/s/mm2，0.3v LIPINCON接口速度为8GT/s，带宽速率为320 Gb/s小芯片系统于2019年4月生产

不同于传统的系统单芯片，在传统的系统单芯片中，集成系统的每个组件都放在一个裸芯片上。分散到较小的小芯片设计中的大尺寸多核设计可以更好地支持当今的高性能计算处理器。这种高效的设计方法可以将各种功能分散到由不同工艺技术生产的单个微小裸晶上，具有灵活性、更好的产量和节约成本的优点。

但是，小芯片必须能够通过密集、高速和高带宽的连接相互通信，以确保最佳性能水平。为了克服这一挑战，该小芯片系统采用了TSMC开发的独特的低电压封装互连技术，数据传输速率为8Gb/s/引脚，具有更高的能效。

TSMC技术开发部副总经理侯永清表示，公司的CoWoS先进封装技术和LIPINCON互连接口可以帮助客户将大尺寸多核设计分配给更小的芯片组，从而提供更好的产量和经济效益。Arm与该公司的合作将进一步满足客户在为高性能片上系统应用设计云到边缘计算基础设施方面的需求。

小芯片系统设计验证的实现至关重要

然而，实现小芯片系统并不容易。毕竟，它仍然由许多芯片组成，所以在设计上仍然有许多挑战。怡化指出，小芯片成功的关键之一是确保插件和封装的设计是正确的。这些插入器将充满多个高速信号、时钟、数据总线和地址通道，因此信号和电源的完整性成为正常工作的必要条件。

因此，Cadence拥有Sigrity/Clarity和Voltus工具，可帮助设计人员进行系统/电路板级和集成电路体的信号完整性和电源完整性分析。该工具包括功率提取和分析，这对于在紧密相关的基于小芯片的系统中获得正确的结果非常重要。由于在跨集成电路、封装和印刷电路板系统的电源信号提取和分析系统中，信号反射、串扰和同步开关噪声很容易受到中间层电源网络中的电源和接地阻抗的影响，因此利用小芯片模块性进行早期干预设计和考虑将有助于解决潜在问题并降低开发成本和时间。

此外，Cadence还拥有Virtuoso系统设计平台平台，该平台从电传感布局发展到电和模拟驱动布局，以确保电路完整性和性能。这种模拟驱动器布局可以有效地解决关键电路和高级节点设计中的许多电磁和寄生问题。系统工程师可以使用它来无缝编辑和分析高度复杂的异构系统，并使封装、光电、模拟集成电路和射频集成电路工程师能够在单一平台上工作。

综上所述，出于成本考虑以及并非所有应用都需要小型化和高性能芯片的事实，异构集成已经成为一种新的选择，而小芯片是其中的一个概念。联合开发部副主任邱宝成(图4)指出，适当切割芯片不仅能有效降低成本，还能提高产量，降低功率密度。与此同时，随着人工智能和5G应用对芯片性能和输入输出数量需求的增加，未来将出现更先进的互连封装技术，使芯片设计者有更多的选择。